A3P250-FG256 رقاقة الدائرة المتكاملة SMD SM TFPGA مجموعة البوابة القابلة للبرمجة الميدانية

منتوج وصف

A3P250-FG256 SMD / SM TFPGA - مصفوفة البوابة القابلة للبرمجة الميدانية

ميزة

• بوابات نظام من 15 ك إلى 1 متر

• ما يصل إلى 144 كيلوبت من SRAM مزدوج المنفذ

• ما يصل إلى 300 مستخدم إدخال / إخراج

• 130 نانومتر ، 7 طبقات معدنية (6 نحاسية) ، عملية CMOS تعتمد على فلاش

• دعم فوري على المستوى 0

• حل شريحة واحدة

• يحتفظ بتصميم مبرمج عند إيقاف التشغيل

• أداء النظام 350 ميجاهرتز

• 3.3 فولت ، 66 ميجاهرتز ، 64 بت PCI †

• ISP باستخدام معيار التشفير المتقدم على شريحة 128 بت (AES) فك التشفير (باستثناء أجهزة ProASIC®3 التي تدعم ARM) عبر JTAG (متوافقة مع IEEE 1532) †

• برنامج FlashLock® لتأمين محتويات FPGA

• الجهد الأساسي للطاقة المنخفضة

• دعم أنظمة 1.5 فولت فقط • مفاتيح فلاش منخفضة المقاومة • توجيه مجزأ وتسلسل هرمي وهيكل الساعة • 700 ميجابت في الثانية DDR و LVDS-Capable I / Os (A3P250 وما فوق)

• تشغيل 1.5 فولت ، 1.8 فولت ، 2.5 فولت ، 3.3 فولت جهد مختلط

• دعم الجهد الكهربائي لإمداد الطاقة على نطاق واسع لكل JESD8-B ، مما يسمح بتشغيل I / Os من 2.7 فولت إلى 3.6 فولت • الفولتية المختارة من البنك - ما يصل إلى 4 بنوك لكل شريحة

• معايير الإدخال / الإخراج أحادية الطرف: LVTTL و LVCMOS 3.3 V / 2.5 V / 1.8 V / 1.5 V و 3.3 V PCI / 3.3 V PCI-X † و LVCMOS 2.5 V / 5.0 V Input

• معايير الإدخال / الإخراج التفاضلية: LVPECL و LVDS و B-LVDS و M-LVDS (A3P250 وما فوق) • تسجيلات الإدخال / الإخراج على الإدخال والإخراج وتمكين المسارات

• إدخال / إخراج الإدخال / الإخراج القابل للتبديل أثناء التشغيل والبارد ‡

• معدل إخراج قابل للبرمجة † وقوة المحرك • سحب ضعيف / لأسفل

• IEEE 1149.1 (JTAG) اختبار مسح الحدود

• الحزم المتوافقة مع الدبوس عبر عائلة ProASIC3