رقائق الذاكرة SGRAM-GDDR5 EMMC 32 بت 4G 128MX32 SMD SMT

منتوج وصف

EDW4032BABG-70-FR Original DRAM GDDR5 4G 128MX32 FBGA Memory

سمات

• VDD = VDDQ = 1.6 فولت / 1.55 فولت / 1.5 فولت ± 3٪ و 1.35 فولت ± 3٪

• معدل البيانات: 6.0 جيجابت / ثانية ، 7.0 جيجابت / ثانية ، 8.0 جيجابت / ثانية

• 16 بنكًا داخليًا • أربع مجموعات مصرفية لـ tCCDL = 3 tCK

• بنية الجلب المسبق 8n بت: 256 بت لكل مصفوفة وصول للقراءة أو الكتابة لـ x32 ؛128 بت لـ x16 • طول الاندفاع (BL): 8 فقط

• زمن انتقال CAS القابل للبرمجة: 7-25

• زمن انتقال WRITE القابل للبرمجة: 4-7

• زمن استجابة CRC READ القابل للبرمجة: 2-3

• زمن انتقال CRC WRITE القابل للبرمجة: 8-14

• نمط عقد EDC القابل للبرمجة لـ CDR

• الشحن المسبق: خيار تلقائي لكل وصول رشقات

• أوضاع التحديث التلقائي والتحديث الذاتي

• دورات التحديث: 16384 دورة / 32 مللي ثانية

• الواجهة: مخارج متوافقة مع الصرف الزائف المفتوح (POD-15): 40 درجة منسدلة ، 60 درجة سحب لأعلى

• إنهاء التشغيل (ODT): 60 درجة أو 120 درجة (NOM)

• معايرة تلقائية لقوة محرك الإخراج ODT مع المقاوم الخارجي ZQ pin: 120Ω

• إنهاء قابل للبرمجة وتعويضات قوة السائق

• اختيار خارجي أو داخلي VREF لمدخلات البيانات.إزاحات قابلة للبرمجة لـ VREF الداخلي

• منفصل VREF خارجي لمدخلات العنوان / الأمر

• TC = 0 درجة مئوية إلى + 95 درجة مئوية

• ضبط تكوين الوضع x32 / x16 عند التشغيل باستخدام طرف EDC

• واجهة أحادية الطرف للبيانات والعنوان والأمر

• مدخلات الساعة التفاضلية لمعدل ربع البيانات CK_t و CK_c للعنوان والأوامر

• مدخلا ساعة تفاضلية لمعدل نقل البيانات بنصف بيانات ، WCK_t و WCK_c ، كل منهما مرتبط ببايتَي بيانات (DQ ، DBI_n ، EDC)

• بيانات DDR (WCK) والعنونة (CK)

• أمر SDR (CK)

• كتابة وظيفة قناع البيانات عبر ناقل العنوان (قناع فردي / مزدوج البايت)

• عكس ناقل البيانات (DBI) وعكس ناقل العنوان (ABI)

• الإدخال / الإخراج PLL وضع التشغيل / الإيقاف

• مصحح دورة العمل (DCC) لساعة البيانات (WCK)

• قفل RAS الرقمي